Hochschulschrift

Dynamisch und partiell rekonfigurierbare Hardwarearchitektur mit adaptivem hardwaregestützten Routing zur Laufzeit

Standort
Deutsche Nationalbibliothek Frankfurt am Main
Umfang
Online-Ressource
Sprache
Deutsch
Anmerkungen
Karlsruhe, Karlsruher Institut für Technologie (KIT), Diss., 2015

Klassifikation
Informatik
Schlagwort
Architektur
Modul
Prozessor
Rekonfiguration
CUDA
Grafikprozessor
Anwendungsspezifischer Prozessor
FLOPS
CPLD
CISC
Datenpfad
CMOS

Ereignis
Veröffentlichung
(wo)
Karlsruhe
(wer)
KIT-Bibliothek
(wann)
2015
Urheber
Beteiligte Personen und Organisationen
Becker, J.

URN
urn:nbn:de:swb:90-536676
Rechteinformation
Der Zugriff auf das Objekt ist unbeschränkt möglich.
Letzte Aktualisierung
25.03.2025, 13:50 MEZ

Datenpartner

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Objekttyp

  • Hochschulschrift

Beteiligte

Entstanden

  • 2015

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