Hochschulschrift

Integrierte Placement- und Timing-Optimierung beim physikalischen Layout von nicht-hierarchischen Designs hochintegrierter Logikchips

Standort
Deutsche Nationalbibliothek Frankfurt am Main
Maße
30 cm
Umfang
121 S.
Sprache
Deutsch
Anmerkungen
Ill., graph. Darst.
Bonn, Univ., Diss., 2002

Schlagwort
VLSI
Chip
Logiksynthese
Timingsimulation
Platzierung

Urheber

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Letzte Aktualisierung
11.06.2025, 13:33 MESZ

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Objekttyp

  • Hochschulschrift

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